vim技巧--提取文本与文本替换

2024-03-11 09:32 由郭同学的IC修炼笔记发表于 #操作系统

前几天遇到一个使用情景，需要从一个包含各个读取代码文件路径及名字的文件中把文件路径提取出来，做一个filelist，这里用到了文本的提取和替换，这里做个小总结记录一下。
从网上找了一个作者写的代码用来练习。

module asyn_fifo #(
//parameter declaration
parameter ADDR_WIDTH     		=	4	,
parameter DATA_WIDTH	    		=	16	,
parameter ALMOST_FULL_GAP               =	3	,//将满，离满还有ALMOST_FULL_GAP时，almost_full有效
parameter ALMOST_EMPTY_GAP              = 	3	,//将空，离空还有ALMOST_EMPTY_GAP时，almost_empty有效
parameter FIFO_DEEP                     =       16     
)
(
	//fifo write
	wr_clk		,
	wr_en		,
	almost_full ,
	full		,
	wr_data		,
	//fifo read
	rd_clk		,
	rd_en		,
	almost_empty,
	empty		,
	rd_data		,
	wr_reset	,
	rd_reset	
);
1）先思考写时钟方向，首先是写请求，在不满且写使能有效拉高写请求.

assign wen = wr_en && (!full)
2）其次是写地址，

always @(posedge wr_clk or negedge wr_reset)
	if(!wr_reset)
		waddr <= {(ADDR_WIDTH+1){1'b0}};
	else if(wen)
		waddr <= waddr + 1'b1;
	else
		waddr  <= waddr;
3）将写地址转换为格雷码

always @(posedge wr_clk or negedge wr_reset)
	if(!wr_reset)
		waddr_gray <= {(ADDR_WIDTH + 1){1'b0}};
	else
		waddr_gray<= waddr^(waddr>>1);
4）将读格雷码转换到写时钟域，准备计算将满和满信号了

always @(posedge wr_clk or negedge wr_reset)
	if(!wr_reset) begin
		raddr_gray_sync 	<= {(ADDR_WIDTH+1){1'b0}};
		raddr_gray_sync_d1  <= {(ADDR_WIDTH+1){1'b0}};
	end
	else begin
		raddr_gray_sync 	<= raddr_gray;
		raddr_gray_sync_d1  <= raddr_gray_sync;
	end
5）将读格雷码转换为二进制（这样有利于将满信号和FIFO usdws（used words，使用了多少字）的计算）

integer i;
always @(*)
begin
    for(i=0;i<ADDR_WIDTH+1;i=i+1)
	raddr_gray2bin = ^(raddr_gray_sync_d1>>i);
end
6）写地址与读地址间隔计算，写了多少个字了

always @(*)begin
	if(raddr_gray2bin[ADDR_WIDTH] ^ waddr[ADDR_WIDTH])//二进制扩展位为循环指示位
		wr_gap = raddr_gray2bin[ADDR_WIDTH-1:0] - waddr[ADDR_WIDTH-1:0];
	else
		wr_gap = FIFO_DEEP + raddr_gray2bin - waddr;
end
7）almost full信号产生

 always @(posedge wr_clk or negedge wr_reset)begin
	if(!wr_reset)
		almost_full <= 1'b0;
	else begin
		if(wr_gap < ALMOST_FULL_GAP)
			almost_full <= 1'b1;
		else
			almost_full <= 1'b0;
	end
end
8）full信号产生

always @(posedge wr_clk or negedge wr_reset)begin
	if(!wr_reset)
		full <= 1'b0;
	else
		full <= (wr_gap==1)&&wen;
9）再来写读时钟方向，其实与写时钟方向堆成，首先是读请求，

assign ren = rd_en &&(!empty);
10）FIFO读地址的产生

always @(posedge rd_clk or negedge rd_reset)
	if(!rd_reset)
		raddr <= {(ADDR_WIDTH+1){1'b0}};
	else if(ren)
		raddr <= raddr + 1'b1;
        else
                raddr <= raddr;
11）读地址转变为读格雷码

always @(posedge rd_clk or negedge rd_reset)
	if(!rd_reset)
		raddr_gray <= {(ADDR_WIDTH + 1){1'b0}};
	else
		raddr_gray <= raddr^(raddr>>1);
12）写地址同步到读时钟域

always @(posedge rd_clk or negedge rd_reset)begin
	if(!rd_reset) begin
		waddr_gray_sync 	<= {(ADDR_WIDTH+1){1'b0}};
		waddr_gray_sync_d1  <= {(ADDR_WIDTH+1){1'b0}};
	end
	else begin
		waddr_gray_sync 	<= waddr_gray;
		waddr_gray_sync_d1  <= waddr_gray_sync;
	end
end
13）写地址格雷码变成二进制，便于读格子的计算

integer j;
always @(*)begin
for(j=0;j<ADDR_WIDTH+1;j=j+1)
	waddr_gray2bin = ^(waddr_gray_sync_d1>>i);
end
14）读格子的计算—即还有多少数据未读

always @(*)
	rd_gap = waddr_gray2bin - raddr;
15)almost_empty信号产生

always @(posedge rd_clk or negedge rd_reset)begin
	if(!rd_reset)
		almost_empty <= 1'b1;
	else begin
		if(rd_gap < ALMOST_EMPTY_GAP)
			almost_empty <= 1'b1;
		else
			almost_empty <= 1'b0;
	end
end
16)产生empty信号

always @(posedge rd_clk or negedge rd_reset)begin
	if(rd_reset)
		empty <= 1'b1;//复位了FIFO为空
	else
		empty <= (rd_gap == 1) & rd_en;
end
17)例化双口RAM，在写请求有效时将数据存放到里面，并在读请求有效时读出数据。

ram  ram_inst#(
  parameter RAM_WIDTH = 4
)(
  .wr_clk(wr_clk),
  .addra(wr_addr),
  .dina(wr_data),
  .wra(wen),
///////
  .rd_clk(rd_clk),
  .addrb(rd_addr),
  .dina(rd_data),
  .rdb(ren)
);